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Forums de discussion dans la catégorie "Développement / VHDL"
charger une image sur la carte FPGA
2012-05-17 10:11:26 salut, je veux savoir comment je peux charger une image sur une carte FPGA pour la traité
merciconvertir code matlab en vhdl 2012-05-15 03:40:59 svp y a t'il quelqu'un parmi vous peux me dire comment je peux converti un code matlab en vhdl
merciprocesseur PPC dans le FPGA virtex2p 2012-05-13 03:51:05 J'ai écrit ce simple code en VHDL qui effectue une simple addition:
Code :
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12345678910111213141516171819202122232425262728293031323334library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
--------------------------------------------------------
entity ADDER is
generic(n: natural :=2);
port( A: in std_logic_vector(3 downto 0);
B: in std_logic_vector(3 downto 0);
carry: out std_logic;
sum: out std_logic_vector(3 downto 0)
);
end ADDER;
--------------------------------------------------------
architecture behv of ADDER ...Besoin d'aide Trés urgent Materiel/logiciel 2012-05-13 03:51:04 je travail sur un projet de protocole de communication materiel/logiciel (VHDL/C)
ma première question est de savoir le comportement de ces opérations la (qui peuvent trés bien etre réaliser du coté logiciels):
les fonctions récursives, les appels ré-entrants,les param E/S, les variables Globales/locales, et contexte d'appel;
ils sont comment du coté materiels? est ce qu'ils sont réalisable ou non, c'est quoi la solution pour les remplacer, etc etc? vous avez une documentation ou une explication ? merci beaucoupIntroduction au langage VHDL 2012-04-19 00:11:25 Le VHDL est un langage de description du matériel utilisé en électronique. En tant que standard, il est indépendant du logiciel utilisé pour la compilation, la programmation des composants, la simulation, etc.Introduction au langage VHDLComposant de synchronisation 2012-04-07 10:32:45 Bonjour,
j'ai un problème :
je voudrais un composant qui a trois entrées : la donnée D, l'horloge CLK et un enable EN
une sortie : Q
Je suppose que mon circuit marche en deux cycles (#1 et #2) mais que D n'est valide que sur #1 et pas sur #2. Q doit donc valoir D de #1 pendant #1 (il se comporte alors comme un fil) et #2 (il se comporte alors comme un registre). C'est un peu ...Filtre numérique PID 2012-04-02 19:55:53 Bonjour ! Je suis nouveau, j'ai parcouru un petit peu le forum et j'espère poster le sujet dans la bonne catégorie.
Alors voilà je vais exposer mon problème. Je suis étudiant en deuxième année de DUT Génie Électrique et Informatique Industrielle et je dois réaliser un filtre PID en VHDL.
Cependant, on va dire que le VHDL n'est pas vraiment mon fort ^^ Bon je me débrouille un peu mais j'aurais besoin d'aide pour terminer cette réalisation.
Tout ...Filtre numérique PID en VHDL 2012-03-28 05:07:46 Bonjour ! Je suis nouveau, j'ai parcouru un petit peu le forum et j'espère poster le sujet dans la bonne catégorie.
Alors voilà je vais exposer mon problème. Je suis étudiant en deuxième année de DUT Génie Électrique et Informatique Industrielle et je dois réaliser un filtre PID en VHDL.
Cependant, on va dire que le VHDL n'est pas vraiment mon fort ^^ Bon je me débrouille un peu mais j'aurais besoin d'aide pour terminer cette réalisation.
Tout ...probleme avec mon multiplexeur 2012-03-25 05:36:04 Bonsoir
j'ai un probléme sur mon multiplexer si quelqu'un peut m'aider merci
Code :
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123456789101112131415161718192021222324252627282930313233343536373839404142434445
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY multiplexer IS
PORT
(
-- Les entrées
R0 : ...Problème d'implémentation du Design au niveau du Map 2012-03-20 18:27:12 Bonjour,
j'utilise l'environnement Xlinx ISE 11.4
j'ai essaié de crée un programme vhdl simple (porte and) et au moment de l'implémentation Design j'ai eu les messages d'erreurs suivants:
ERROR:Security:9 - No 'ISE' nor 'WebPack' feature was available for part
'xc3s500e'.
et un peu plus loin j'ai eu:
ERROR:Map:258 - A problem was encountered attempting to get the license for this architecture.
je précise que j'ai trouvé des difficultés pour le remplissage de mon fichierr UCF, j'ai dû l'ouvrir par le ...Probleme d'implémentattion du Design au niveau du Map 2012-03-10 18:16:17 Bonjour,
j'utilise l'environnement Xlinx ISE 11.4
j'ai essaié de crée un programme vhdl simple (porte and) et au moment de l'implémentation Design j'ai eu les messages d'erreurs suivants:
ERROR:Security:9 - No 'ISE' nor 'WebPack' feature was available for part
'xc3s500e'.
et un peu plus loin j'ai eu:
ERROR:Map:258 - A problem was encountered attempting to get the license for this architecture.
je précise que j'ai trouvé des difficultés pour le remplissage de mon fichierr UCF, j'ai dû l'ouvrir par le ...Adapter du code SystemC en VHDL 2012-02-17 07:40:53 Bonjour,
Dans le cadre d'un projet, je dois adapter un code en SystemC en VHDL. La partie FSM ça va, mais il y a une partie que je n'arrive pas à adapter : il s'agit de la méthode qui résout (un sudoku) de manière récursive. Le problème c'est qu'elle ne retourne rien.
J'ai donc pensé aux procédure mais la récursion n'est pas autorisée. Je me retrouve donc complètement bloqué
Code :
...SystemC vers VHDL 2012-02-08 01:06:03 Bonjour,
Dans le cadre d'un projet, je dois adapter un code en SystemC en VHDL. La partie FSM ça va, mais il y a une partie que je n'arrive pas à adapter : il s'agit de la méthode qui résout (un sudoku) de manière récursive. Le problème c'est qu'elle ne retourne rien.
J'ai donc pensé aux procédure mais la récursion n'est pas autorisée. Je me retrouve donc complètement bloqué
Code :
...Signal sinusoïdal 2012-02-02 07:25:41 Salut tout le monde
Je travaille actuellement en VHDL en utilisant le Spartan-3...
J'ai besoin d'afficher un signal sinusoidal d'une équation sur l'écran
Si quelqu'un peut m'aider à trouver un exemple d'affichage d'un signal ou me donner une méthode pour le faire.
Merci d'avanceRécéption de trame Ethernet 2012-02-01 20:26:33 Bjr je suis étudiant et je voudrais désencapsuler une trame ethernet, est ce quelqu'un connaît un logiciel qui envoie une trame gratuitement pour que je puisse essayer de la décoder?FIFO à deux horloges 2012-01-24 21:17:19 bonsoir,
Je dois implementer en vhdl un fifo avec deux horloges (une pour la lecture et une autre pour la l'Ecriture), et j'ai besoin d'aide car j'ai déjà essayé mais ça ne marchait pas comme je voudrais (surtout le passage plein à vide et de vide à plein).
Voici la vue externe de la fifo:
Code :
...fifo à 2 horloges vhdl 2012-01-16 08:27:47 bonsoir,
Je dois implementer en vhdl un fifo avec deux horloges (une pour la lecture et une autre pour la l'Ecriture), et j'ai besoin d'aide car j'ai déjà essayé mais ça ne marchait pas comme je voudrais (surtout le passage plein à vide et de vide à plein).
Voici la vue externe de la fifo:
Entity fifo is
port (
data_in : ...lecture d'images sur carte SD 2011-12-08 15:02:30 Bonjour à tous,
J'aimerais faire de la lecture d'images sur carte SD dans le but de les afficher sur un écran VGA par la suite.
Auriez-vous quelques idées ?
Cordialement,le fonctionnement d'un FIFO 2011-12-08 15:02:26 ce projet permet de décrire le fonctionnement d'un FIFO. cette mémoire permet de lire et d'écrire les données de 8 bits,la lecture est contrôlé par le signal plein et l'écriture est contrôlé par le signal vide et signal erreur vaut 1 en cas de confusion entre lecture et écritureReconnaissance de formes [Résolu] 2011-11-23 10:17:57 Bonjour
J'ai un projet et je ne peux pas le résoudre moi même ; alors là je cherche de l'aide de vous, svp j'attends vos aides
Ce projet permet d'entrer des nombres de manière séquentielle. Un signal load indique de saisir le nombre et il faut vérifier s'il est identique avec le nombre qui existe par défaut ; s'il est identique le signal de sortie found reçoit 1 sinon il reçoit 0. Toutes les opérations sont synchronisées ...1 2 3 4 |
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